빠르고 쉽게 AC커플링과 Void 에 관계에 대해서 알아보자
고속신호를 사용할때 AC 커플링에 Void를 적용 많이 한다. 그렇다면 언제 하는가?
핵심: AC 커플링 이후 Void는 언제 하는가? 꼭 해야되는가?
고속신호는 속도가 매우 빠르기 때문에 작은 패드 하나, via 하나, GND plane의 작은 빈 공간 하나도 신호 품질에 영향을 줄 수 있다! 대표적으로 PCIe TX 라인에는 ground bounce를 줄이고 common-mode voltage를 분리하기 위해 AC coupling capacitor가 필요
- 75 nF ~ 220 nF 범위를 사용.
- 주의 잘못 배치하면 jitter 발생함.
PCB에서 Void 란?
PCB에서 void는 쉽게 말해 GND plane이나 power plane의 구리를 일부러 비워두는 것
왜 캐패시터 패드 아래를 void 할까?
- 고속신호에서는 trace의 폭, GND와의 거리, PCB 재질이 모여서 특성 임피던스를 만듬
- 그러나! 패드가 넓어짐
1) GND plane과 마주 보는 면적 증가
2) 기생 capacitance 증가
3) 그 구간의 임피던스 감소
4) 신호 반사 / jitter / eye margin 악화 가능
# 쉽게 이야기하면
- 큰 판 두 개가 가까이 있음
→ 전기를 많이 저장함 → C 큼
- 작은 판 두 개가 멀리 있음
→ 전기를 적게 저장함 → C 작음
왜? 기생 capacitance 증가 하면 어떻게 되는가?
- 평행판 캐패시터 공식 : C = ε0 × εr × A / d
= 면적 A가 커지면 → C 증가
= 거리 d가 가까워지면 → C 증가
= 유전율 εr이 커지면 → C 증가
| 기호 | 뜻 | 설명 |
| C | 캐패시턴스 | 전기를 저장하는 능력 |
| ε0 | 진공의 유전율 | 기본 상수 |
| εr | 절연체의 유전율 | FR-4 같은 PCB 재질 특성 |
| A | 마주 보는 면적 | 패드 면적 |
| d | 두 도체 사이 거리 | 패드와 GND plane 사이 거리 |
ex) PCB 재질: FR-4
εr ≈ 4
pad 크기: 0.3 mm × 0.6 mm
pad와 GND plane 거리: 0.1 mm
A = 0.3 mm × 0.6 mm
= 0.0003 m × 0.0006 m
= 0.00000018 m²
d = 0.1 mm
= 0.0001 m
C = ε0 × εr × A / d
C = 8.85 × 10⁻¹² × 4 × 0.00000018 / 0.0001
C ≈ 0.064 pF
** 0.064pF? 문제 없을까? ( 주파수가 높아질수록 캐패시터는 전류를 더 잘 흐름)
- 캐패시터 리액턴스 공식: Xc = 1 / (2πfC)
| 기호 | 설명 |
| Xc | 캐패시터가 신호를 방해하는 정도 |
| f | 주파수 |
| C | 캐패시턴스 |
기생 캐패시턴스가 0.1 pF이고, 주파수가 16 GHz
Xc = 1 / (2π × 16GHz × 0.1pF)
Xc ≈ 100 Ω
PCIe differential impedance가 보통 85 Ω 근처라는 것을 생각하면,
100 Ω 정도의 기생 경로는 고속에서는 무시하기 어렵다.
AC 커플링 캐패시터 선정은?
- AC 커플링 캐패시터는 작을수록 좋음
| 캐패시터 사이즈 | Artwork 주의사항 |
| 0201 좋음 0402 가능 0603 이상은 고속 PCIe에서 부담 증가 |
pad 작음 trace와 폭 차이 작음 임피던스 불연속 작음 |
고속신호에는 무조건 Void?
- 패드가 trace보다 넓어서 생기는 임피던스 drop을 줄이려고 void 적용.
= PCIe 고속 설계에서는 더 일반적인 권장 방향
| Interface | 공통점 |
| PCIe USB 3.x SATA DisplayPort HDMI Ethernet SerDes SFP / QSFP 고속 CML / LVDS 계열 링크 RF 신호 라인의 series capacitor |
빠른 신호 차동 신호 정해진 임피던스가 있음 capacitor가 신호 경로에 직렬로 들어감 capacitor pad가 trace보다 넓음 |
AC coupling 배치는?
1) Chip to Chip 연결: AC coupling capacitor는 RX 쪽에 최대한 가깝게 배치
2) Chip to Connector 연결: PCIe edge finger 또는 connector 쪽에 최대한 가깝게 배치
3) 패드만큼만 void = 최소 개념은 맞음
4) P/N capacitor 완전 대칭 배치
5) pad 아래 reference plane void 적용
6) void 크기는 pad보다 약간 크게
사진 및 자료 출처 : Application Note : High-Speed PCB Layout for PCIe Gen 5 (SNLA426)
25. AC 커플링 캐패시터 배치
그라운드 바운스(ground bounce)를 방지하고 공통 모드 전압(common-mode voltage)을 분리하기 위해, PCIe TX는 AC 커플링 캐패시터를 반드시 사용해야 한다.
AC 커플링 캐패시터 값은 75 nF에서 220 nF 범위가 될 수 있다.
220 nF는 더 많은 DC 성분을 제공하기 때문에, 이 값이 일반적으로 사용된다.
AC 커플링 캐패시터의 배치는 임피던스 변화를 일으키며, 따라서 잘못 배치할 경우 지터(jitter)를 발생시킬 수 있다.
26. AC 커플링 캐패시터의 물리적 배치
칩과 칩이 직접 연결되는 경우, 캐패시터는 가능한 한 RX 쪽에 가깝게 배치해야 한다.
칩과 커넥터가 연결되는 경우, 예를 들어 CEM 또는 PCIe edge finger 연결에서는 캐패시터를 가능한 한 edge finger 또는 커넥터에 가깝게 배치하는 것이 권장된다.
또한 AC 커플링 캐패시터 아래에 void를 적용했을 때의 영향을 검토하는 것도 중요하다. 예를 들어 가장 작은 AC 커플링 캐패시터인 0201 사이즈를 사용한다고 가정해보자. 이 패드의 폭은 12 mil이다. 보드 stack-up에 따라 85Ω 차동 임피던스 trace 폭은 약 5~7 mil 사이가 될 수 있다. 즉, 0201 캐패시터 패드는 trace 폭의 거의 두 배이다. 따라서 이 패드 폭 차이 때문에 임피던스 drop이 발생한다.
두 번째로, 캐패시터 패드의 폭 또는 높이는 fringe effect, 즉 가장자리 전계 효과도 가진다. 이러한 점을 고려하면, 가능한 한 가장 작은 캐패시터 사이즈를 사용하는 것이 좋다. 캐패시터는 trace 폭에 최대한 가까워야 하며, trace에서 캐패시터 패드로 부드럽게 전이되도록 해야 한다. 그러나 최적의 형상은 3D HFSS 시뮬레이션을 통해 얻을 수 있다.
차동 신호 trace 위에 SMD 부품을 배치할 때 생기는 불연속을 최소화하기 위해, TI는 SMD mounting pad의 reference plane을 100% void 처리할 것을 권장한다.
AC 커플링 캐패시터 패드 주변의 void는 두 개의 레이어 깊이로 적용해야 한다.
그림 26-1은 표면 실장 부품에 reference plane void를 적용한 예시이다.
앞서 언급했듯이, void 영역은 실제로 AC 커플링 캐패시터 패드보다 더 크게 잡힌다. 이는 AC 커플링 캐패시터의 높이 또는 본체 때문에 생기는 fringe effect를 보상하기 위한 것이다.
마무리
고속신호는 작으나 캐패시턴값에도 영향을 받기 때문에 꼭 주의 하자.
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